Yükselen kenar dedektörü

Nasıl çalışır, kenar kenar

Çizimin altındaki dalga biçimini izleyin. İlk yükselen kenardan önce sig_d X'tir: flip-flop'u hiçbir şey sıfırlamamıştır ve henüz bir kenar gelmemiştir, dolayısıyla hiçbir değer tutmaz — reset'in devrenin bir parçası olmasının, sonradan eklenen bir şey olmamasının sebebi de budur.

İlk kenarda sig_d, sig_in'in tuttuğu 0'ı alır ve pulse 0 kalır, çünkü sig_in henüz 0'dır.

sig_in ikinci kenarda yükselir, ama o kenar sig_in'in hemen önceki değerini, 0'ı örnekler. Artık sig_in 1 iken sig_d hâlâ flip-flop'un yakaladığı 0'dır; ~sig_d 1 olur ve pulse yükselir. Üçüncü kenarda flip-flop yetişir, sig_d 1 olur ve pulse düşer — yükselmesinden tam bir clock periyodu sonra.

Kod

// One rising edge of sig_in produces one clock period of pulse.
//
// Reset style for this module: asynchronous, active low. One style per page,
// stated up front, so nothing on the page has to be read twice.
module rising_edge_detector (
    input  logic clk,
    input  logic rst_n,
    input  logic sig_in,
    output logic pulse
);

  // The value sig_in had one clock period ago.
  logic sig_d;

  always_ff @(posedge clk or negedge rst_n) begin
    if (!rst_n) begin
      sig_d <= 1'b0;
    end else begin
      sig_d <= sig_in;
    end
  end

  // High for exactly one clock period, on the cycle after sig_in rises.
  assign pulse = sig_in & ~sig_d;

endmodule

Reset biçimi dosyanın başında belirtilir ve bir kez kullanılır: asenkron, aktif düşük. Çizimdeki flip-flop always_ff bloğudur, assign ise tersleyen girişiyle birlikte AND kapısıdır.

Sentez sonucu

rising_edge_detector.sv, Yosys'un genel sentezinde 2 hücre olur; 1 tanesi flip-flop. Hücreler Yosys'un kendi kapı kütüphanesinden; bir FPGA'nın ya da standart hücre kütüphanesinin değil. Sayı herhangi bir çipin alanını değil, mantığı ölçer.

Lint Verilator 5.052 ile, testbench Icarus Verilog 13.0 ile, sentez Yosys 0.66 ile yapıldı.

Icarus bu sayfanın iki senaryosunu da bu kod üzerinde yeniden oynattı ve dalga biçiminin çizdiği 340 değerin hepsi tutuyor.

Tuzaklar

Asenkron bir giriş. sig_in başka bir clock domain'inden geliyorsa, onu koymanın yeri bu devre değildir. Flip-flop sig_in'i tam değiştiği anda örnekleyip metastable (yarı kararlı) olabilir ve AND kapısı bir clock periyodundan çok daha kısa bir pulse üretebilir — bir sonraki aşamanın kaçıracağı ya da bir kenarda yakalayıp diğerinde kaçıracağı kadar kısa. Önce senkronlayın, sonra kenarı yakalayın.

Devrenin yalnızca yarısına ulaşan reset. sig_d reset'lenir; pulse reset'lenmez, çünkü kombinasyoneldir. sig_in zaten yüksekken reset'ten çıkmak hemen bir pulse üretir. Çoğu zaman istenen de budur, ama bu hiçbir zaman kazara olmamalıdır.